实验一
实验目的：
1.熟悉硬件逻辑电路的一般设计和测试流程; 2.嵌入式逻辑分析仪使用方法; 实验内容及步骤：
1.用Verilog HDL设计1位7段数码管的显示译码电路，能够显示0~f。显示数字由SW3~SW0设定；
2.使用嵌入式逻辑分析仪进行仿真； 3.将实验程序下载到DE2运行。
实验过程：
module yi(,x,z); input [3:0]x; output [6:0]z; reg [6:0]z; always @(*) begin case (x)
4'b0000:z=7'b 1000000; 4'b0001:z=7'b 1111001; 4'b0010:z=7'b 0100100; 4'b0011:z=7'b 0110000; 4'b0100:z=7'b 0011001; 4'b0101:z=7'b 0010010; 4'b0110:z=7'b 0000010; 4'b0111:z=7'b 1111000; 4'b1000:z=7'b 0000000; 4'b1001:z=7'b 0011000; 4'b1010:z=7'b 0001000; 4'b1011:z=7'b 0000011; 4'b1100:z=7'b 1000110; 4'b1101:z=7'b 0100001; 4'b1110:z=7'b 0000110; 4'b1111:z=7'b 0001110; endcase end
endmodule
然后连接引脚 实验结果：
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