第２５卷第ｌ期 中原工学院学报 ＶｏＩ．２５ ＮＯ．１ ２Ｏ１４年２月 Ｊ（）ＵＲＮＡＩ （）Ｆ ＺＨ（）ＮＧＹＵＡＮ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＦＥＣＨＮＯ１ （）ＧＹ Ｆｅｂ．，２Ｏｌ４ 文章编号：１６７１—６９０６（２０１４）０１—００１ｌ—Ｏ４ 基于ＦＰＧＡ的ＩＩＣ总线控制器设计 董秀洁，王莉萍 （中原工学院，郑州４５０００７） 摘 要：阐述ｒ ＩＩＣ总线的ⅢＬ作原理，提出ｊ，一种基于ＦＰＣ－Ａ的ＩＩＣ总线控制器的实现片法．利用自顶向下的设计方法， 设计ｊ－ＩＩＣ总线控制器有限状态机，采用硬件描述语言ＶＨＤＩ 实现了ＩＩＣ总线控制器核的没计，给出了控制器仿真结 果，并进行硬件测试．结果表明，该控制器满足ＩＩＣ总线功能及时序要求，工作稳定可靠． 关键词： 有限状态机；ＶＨＤＩ ；ＩＩＣ；控制器 中图分类号：ＴＮ４０２ 文献标志码： Ａ Ｉ）（）１：ｌ０．３９６９／ｊ．ｉｓｓｎ．１６７ｌ ６９０６．２０１４．０１．００３ ＩＩＣ总线是双向、两线、串行、多主控接口标准，具 别通过上拉电阻连接到正的电源电压，实现全双工同 有总线仲裁机制，适合在器件之间进行短距离、非经常 步数据传送［ Ｉ． 性的数据通信，由于其使用两线的硬件接口简单，在微 ＩＩＣ通信协议是基于起止状态识别的．起始信号 电子通信控制领域被广泛应用 ．现场可编程门阵 表现为在ＳＣＩ 高电平时ＳＤＡ线从高到低，停止信号 列（ＦＰＧＡ）使用专用的集成电路，时序控制能力较强， 则表现为在ＳＣＩ 高电平时ＳＤＡ线从低到高．应答信 处理信息的速度非常快，含有大量软核，方便系统二次 号是在ＳＣＩ 高电平时ＳＤＡ为低电平，非应答信号相 开发，在通信领域的应用快速、灵活．为充分利用 反，表现为在ＳＣＩ 高电平时ＳＤＡ也为高电平．数据传 ＦＰＧＡ的逻辑资源，提高硬件系统的集成度，将ＩＩＣ控 输“０”和“１”时，与发送应答位和非应答位时序图相同， 制器嵌入ＦＰＧＡ内，实现ＤＳＰ的高速异步存储器接口 如图１所示．在其他任何时刻，只有ＳＣＩ 在低电平期 到ＩＩＣ总线接口的转化． 间，ＳＤＡ状态才能发生变化，否则，ＳＤＡ上的数据必 须保持不变 ． １ ＩＩＣ控制器系统设计 在一个起止状态之问，数据字节数没有限制，但每 个数据字节必须得到确认．确认状态时，在ＳＤＡ上每 １．１ ＩＩＣ接口及通信协议 一个８位字节后面的第９位用低电平表示．图２表示 ＩＩＣ总线包括双向数据线ＳＤＡ和时钟线ＳＣＩ ，分 一个完整的数据传输过程．ＩＩＣ发送起始信号后，从器 ｓ眦』 ｊ ］厂 厂］ 』乙 厂］ 起始 传输“０”或 传输“１”或 信号 应答位 非应答位 图１ ＩＩＣ总线ＳＤＡ与ＳＣＩ 时序划分 收稿日期：２０１３ ０８一ｌ２ 作者简介：董秀洁（１ ９５７一），女，山东潍坊人，教授 中原工学院学报 ２０１４年第２５卷 件的７位寻址地址和１位读写标志位Ｒ／Ｗ被发送（当 Ｒ／Ｗ为０时，表示由主器件向从器件写数据；当Ｒ／Ｗ 后，开始传送数据，直到发送停止信号．数据是以字节 为单位的，每发送一个字节就要检测ＳＤＡ线上的应答 为ｌ时，表示由主器件向从器件读数据），有应答信号 开始传输 …１ 信号，有则继续发送，否则就停止发送数据 停止传输 ． 一１ — ………一 １ ０Ｔ ： 一 开始或重复 读／Ｎ 开始条件 停止或重复 开始条件 图２完整的数据传输过程 写通讯过程为：①主器件在检测到总线空闲的状 况下，发送一个ＳＴＡＲＴ信号掌管总线；②主器件发送 一ＦＰＧＡ 个地址字节（包括７位地址码和１位Ｒ／Ｗ）；③当从 ｎ 豫睢埔ｌ６蛇 ＵＣ１ＤＰ 器件检测到总器件发送的地址与自己的地址相同时， ＩＩＣ—ＣＭＤ ｌＩＣ—ＣＯＲＥ “Ｄｔ 发送一个应答信号（ＡＣＫ）；④主器件收到ＡＣＫ后开 始发送第一个数据字节；⑤从器件收到数据字节后发 送一个ＡＣＫ表示可以继续发送数据或进行其他操 ＥＭＩＦ＾ ￣＇Ｐｔｉ－ 寄存器 组 命令 状态机 时序 状态机 ●＿８Ｃ１ ｌｉｅ控制器 作；⑥主器件发送完全部数据后，发送一个停止位 ＳＴＯＰ，结束整个通讯并且释放总线． 读通讯过程：①主器件在检测到总线空闲的状况 冈 图３系统框图 下，发送一个ＳＴＡＲＴ信号掌管总线；②主器件发送一 个地址字节（包括７位地址码和１位Ｒ／Ｗ）；③当从器 件检测到总器件发送的地址与自己的地址相同时，发 送一个应答信号（ＡＣＫ）；④主器件收到ＡＣＫ后释放 数据总线，开始接收第一个数据字节；⑤从器件收到数 据字节后发送一个ＡＣＫ，表示可以继续传送数据或进 译码后，再将译码信号传回ＩＩ Ｔ（）Ｐ模块． ２ ＩＩＣ控制器状态机设计 本设计把控制器从逻辑上分为两个状态机，分别 称为命令状态机和时序状态机，其中，命令状态机用于 管理ＩＩＣ总线上的命令状态，并实现ＩＩＣ总线读、写操 行其他操作；⑥主器件接收完全部数据后，发送一个停 止位ＳＴＯＰ，结束整个通讯并且释放总线． １．２ ＩＩＣ控制器核设计 本文设计的ＩＩＣ控制器核应用在基于ＤＭ６４２的 图像采集与显示系统中，采用自顶向下设计方法．控制 器核顶层设计分为３个模块：ＩＩＣ—ＴＯＰ模块、ＩＩＣ— ＣＭＤ模块和ＩＩＣ—ＣＯＲＥ模块．系统框图如图３所示． ＩＩＣ＿Ｔ（）Ｐ模块是顶层管理模块，主要任务是接收 作命令状态的转移过程；时序状态机用于实现ＩＩＣ总 线启动、停止、读、写、确认等命令的具体时序关系． ２．１命令状态机 命令状态机ＩＩＣ—ＣＭＤ模块的主要功能有两个： 一ＤＳＰ发来的控制信号、命令及数据，发送从设备读出的 数据和确认位到ＤＳＰ，实现ＩＩＣ控制器核与ＤＳＰ的中断 通信机制，并提供当前ＩＩＣ控制器核的工作状态，把 ＤＳＰ发出的命令字信号送到ＩＩＣ—ＣＭＤ模块．ＩＩＣ—ＣＭＤ 模块功能是把从Ｉ１ＣＴＯＰ模块接收到的命令字信号传 是把ＩＩＣ—Ｔ（）Ｐ模块发送的开始（ＳＴＡＲＴ）、写 （ｗＲＩＴＥ）、读（ＲＥＡＤ）、停止（ｓＴ（）Ｐ）四个命令信号转 化为命令码，发送到ＩＩＣ—ｃ（）ＲＥ模块；二是实现从器 件接收到的数据串在ＤＳＰ发出并转换．命令状态转移 关系如图４所示． 给ＩＩＣ＿Ｃ（）ＲＥ模块，ＩＩＣＣＯＲＥ模块将这些命令字信号 系统复位后，进入空闲状态ＩＤＩ Ｅ，然后判别命令 第１期 董秀洁，等：基于ＦＰＧＡ的ＩＩＣ总线控制器设计 图４命令状态转移关系图 信号ＳＴＡＲＴ＼ＲＥＡＤ＼ＷＲＩＴＥ：①若是ＳＴＡＲＴ命令， 则进入ＳＴＡＲＴ状态，之后根据命令信号ＲＥＡＤ＼ ＷＲＩＴＥ分别转移到ＲＥＡＤ或ＷＲＩＴＥ状态进行数据 图５ 时序状态转移关系图 的读或写，当８个字节传输完毕后，转移到应答状态 ＡＣＫ，之后根据命令转移到ＳＴ（）Ｐ或ＩＤＩ Ｅ状态； 时序状态机将命令状态作了细分，进入到各个命 令状态后对各个子状态进行数据处理．每种操作包含 ②若是ＲＥＡＤ命令，则进入ＲＥＡＤ状态，当８个字节 传输完毕后，进入应答状态ＡＣＫ，之后根据命令转移 ＩＩ）Ｉ Ｅ、ａ、ｂ、Ｃ、ｄ等５个部分，其中ＳＴＯＰ命令只包括 ＩＤＩ Ｅ、ａ、ｂ、ｃ等４个部分． 到ＳＴＯＰ或ＩＤＩ Ｅ状态；③若是ｗＲＩＴＥ命令，则进入 ＷＲＩＴＥ状态，当８个字节传输完毕后，进入应答状态 ＡＣＫ，之后根据命令转移到ＳＴＯＰ或ＩＤＩ Ｅ状态． ２．２时序状态机 ３ 系统仿真与测试 本设计采用Ｑｕａｒｔｕｓ ＩＩ ９．０开发软件，对系统进 行综合、适配、仿真．对ＩＩＣ控制器进行仿真调试，图６ 所示是时序状态机仿真结果，图７所示是总线写数据 过程的仿真结果． 时序状态机ＩＩＣ一（：（）ＲＥ模块负责与视频编码器、 解码器的ＩＩＣ接口进行连接，实现ＩＩＣ总线信号ＳＣＩ 和ＳＤＡ的开始（ＳＴＡＲＴ）、停止（Ｓ１、（）Ｐ）、读 （ＷＲＩＴＥ）、写（ＲＥＡＤ）、应答（ＡＣＫ）等具体操作的时 序关系．根据时序，将它分成１６个状态，时序状态转移 关系如图５所示． 嘲ｆ ＫＩ 显ｆ ＇ 将ＷＲＩＴＥ信号设为高电平，启动写数据传输，同 时确定ＳＴＡＲＴ信号是否为高，若为高，则进入开始状 态，开始信号变为低电平时，开始写数据传输． Ｂ ｎ门九几九ｎ门Ｆ１ｎｌ１ ｎ ｎ ｎｎｎ门门ｎｎ门ｎ ｎ几门几ｎ九ｎｎ门．几几ｎ几 几 几．几ｎ几：八ｎｌ门ｎｎ门门ｎｎｎｎｎｎ日ｎｆ１ ｎ ｎ ｎ ｎ ｎ ｒＩ ｎ几九ｎｎｎｎ门ｎ ｎ ｎ几ｎ ｎｎｎｎｎ ｒＩｎｎｎ九几几ｎ门九几ｎ九 九几九九：ｎ几．几．几，几『１『１ｎｎ几九ｎ ｎ ｎ ｎｎ几ｎ几ｎ ｎｎ几ｎ一门 Ｉ Ｉ Ｉ ｌ ｌ ｌ ｌ ｌ ｌ Ｉ Ｉ ｌ Ｉ＿Ｉ１ Ｉ１ Ｉ Ｉ Ｉ Ｉ ｌ Ｉ Ｉ ｌ ｌ ｌ Ｉ ｌ Ｉ Ｉ Ｉ ｌ ｌ Ｉ ｌ ｌ Ｉ Ｉ Ｉ ｌ Ｉ Ｉ Ｉ ｌ ｌ ｌ ｌ ｌ ｌ ｌ Ｉ ｔ Ｉ＿ｌ ｌ ｌ ｌ ｎ ｎ门几ｎｎｎＩ１ Ｆ１门ｎ门ｎｎｎｎｎｎ门ｎ几几ｎ几ｎ ｎ门广１ｎｎ几 几．ｎ几．几 ｎ ｎ ｎ．ｎｎｒＩｌ几ｎ ｎ门ｎ ｎ ｎ ｎｎｎｎｎｆ１几ｎ ｎ一丹问ｒＩ 几几门ｆ１ｎ ｎ门门几几几几门几ｎｎ门几ｎ几几ｎｎ广１几ｎ 几几几．几几ｎ ｎ ｎｎｎｎｎｎ．几ｎｎ ｎ门ｎ ｎ门口门几门ｎ ｎｎ几ｎ ｎ ．．・ ：：． Ｉ＿ － ：： －’， ：： ・ ．：．：：・ １１１１ １ ■１ １１１ ７１ １ １ １ ｎｎ九几ｎ门几九门ｎ几九门一一九ｎｎｎｎ一九门几几几几八九九ｎ门，门，门门几．几几门几几九几几几几九几几几ｎＩ１ｆ１ｎｆ１门ｎ ｎ ｎｎ几 Ｌ、ｔ、 ．Ｉ ｌ ｌ ｌ ｌ ｌ Ｉ ｌ ｌ ｌＪ ＩＪ Ｉ．ＩＪＪ Ｉ ｌ ｌ Ｉ－Ｉ Ｉ ｌ ｌ ｌ Ｉ Ｉ ｌＪ ｌ ｌ ｌ ｌ ｌ ｌ ｌ １ ｎ门ｎ几ｎ ｎ几ｎ门门门ｎ ｒＩｎ ｒＩｎｎ几ｎｎ九几几九ｎ九九九．九门几 几．九 九ｌ几ｎｎ Ｉ Ｉ Ｉ ｌ Ｉ ｌ ｌ Ｉ Ｉ Ｉ ｌ｝Ｉ Ｉ ｌ Ｉ Ｉ ｌ ｌ ｎｎ ｎｎｎｎｎｎｎ ｎ ｎ 图６ 时序状态机仿真图 ・ ｌ４ ・ 中原工学院学报 ２０１ ４年第２５卷 ≯ 。Ｉ ｌ ． ７ｓ 丽莉斓ｎ册明 颃 丽面 廊 －００。。ｌ１００ ｒ Ｘ ｌ 廊丽蕊 Ｉ墟两丽棘 ｍ锎丽痂 丽丽 ｒ１０１１００１１ ｒ丽被痂而 佣０ｏ唧； ’ ； Ａ ．ｒ 圈（】＾ｊ 瞳Ⅲ ■ — ．； ｒ， Ｘ： １ ｝ 鼬０ ０１１０１０１１ Ｘａ口㈣ｉｌ Ｘ， Ｊ １ Ｊ ．Ｉ． Ｉ －Ｊ： Ｌ ：ｒ ：， ｒ ｊ ； ； ｊ ：ｉ ：： 留． ！ － ｆ 固 ｘ ＳＣＩ ’ｒ ｓ ｕＩ＿ ；： Ｂ ． “ｕ１１ Ｊ ： ；卜．， 卅 ｎ ． １ ０。∞口０ｏ Ｘ粉；ｑｏ儿 ｌｌＯ∞ｉ ∞ａｌｌ９０。 ０。∞ｃｘ￣Ｏ０００ＣＯ０ ＤＯＯＯＯＣＸ ｌ＾ …、 ｖ 。Ｙ ｎ Ｌ———，—？—一 图７ ＩＩＣ控制器核仿真结果 仿真结果为ＳＤＡ ｒｅｓｕｌｔ、ＳＣＩ ～ｒｅｓｕｌｔ．传输数据的开 始信号到来后，在ＳＣＩ ～ｒｅｓｕｌｔ为高电平期间，ＳＤＡ～ ｒｅｓｕｌｔ出现一个下降沿，接着开始传输数据，到ＣＭＤ— ＡＣＫ有一个脉冲，结束一个字节的传输．当数据传输 结束后，接收到ＳＴＯＰ信号，这是通信停止和ＩＩＣ总线 传输数据的结束信号，此时ＳＣＩ ～ｒｅｓｕｌｔ为高电平， ＳＤＡ～ｒｅｓｕｌｔ出现一个上升沿．结果显示了ＩＩＣ总线 协议的时序要求． 参考文献： ［１］ 刘欲晓，方强，黄宛宁，等．ＥＤＡ技术与ＶＨＤＩ 电路开发 应用实践ＥＭ３．北京：电子工业出版社，２００９． Ｅ２］ 杨峰．基于ｓ（）ｃ的ＩＩＣ总线ＩＰ核设计ＥＪ］．电脑知识与 技术，２Ｏ１０，６（６）：ｌ５１１ ｌ５ｌ２． 的协议功能，证明了设计的正确性． Ｅ３］ 王前，吴淑泉，刘喜英．基于ＦＰＧＡ的ＩＩＣ总线接口实现 方法ＥＪ］．微电子技术，２００２，３０（３）：２１—２４． ４ 结 语 本文基于ＩＩＣ控制器在ＤＭ６４２图像采集与显示 系统中的应用，从状态机的角度出发，采用ＶＨＤＩ 语 言，设计完成了ＩＩＣ总线控制器核，并进行了时序仿真 和测试，结果表明本次设计的ＩＩＣ控制器核满足接口 ［４］ 俞伟，徐宁仪，罗飞，等．ＩＩＣ总线控制器１Ｐ核设计［Ｊ］． 世界科技研究与发展，２００５，２７（１）：ｌ８—２２． Ｅ５２ 王钰，潘仕彬，王卉．ＩＩＣ在数据采集中的应用ＥＪ］．科技 广场，２００８（８）：１９Ｏ—ｌ ９１． （责任编辑：席艳君） Ｄｅｓｉｇｎ ｏｆ ＩＩＣ Ｂｕｓ Ｃｏｎｔｒｏｌｌｅｒ Ｂａｓｅｄ ｏｎ ＦＰＧＡ Ｄ（）ＮＧ Ｘｉｕ—ｊｉｅ，ＷＡＮＧ Ｌｉ—ｐｉｎｇ （Ｚｈｏｎｇｙｕａｎ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ，Ｚｈｅｎｇｚｈｏｕ ４５００７，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｔｈｉｓ ｐａｐｅｒ ｄｅｓｃｒｉｂｅｓ ｔｈｅ ｗｏｒｋｉｎｇ ｐｒｉｎｃｉｐｌｅ ｏｆ ＩＩＣ ｂｕｓ，ｐｒｅｓｅｎｔｓ ａｎ ＦＰＧＡ—ｂａｓｅｄ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ＩＩＣ ｂｕｓ ｃｏｎｔｒｏｌｌｅｒ ｃｏｒｅ，ｕｓｅｓ ｔｏｐ—ｄｏｗｎ ｄｅｓｉｇｎ ｍｅｔｈｏｄｏｌｏｇｙ，ｄｅｓｉｇｎｓ ｔｈｅ ＩＩＣ ｂｕｓ ｃｏｎｔｒｏｌｌｅｒ ｆｉｎｉｔｅ ｓｔａｔｅ ｍａ— ｃｈｉｎｅ．Ｕｓｉｎｇ ｈａｒｄｗａｒｅ ｄｅｓｃｒｉｐｔｉｏｎ ｌａｎｇｕａｇｅ（ＶＨＤＩ ），ｔｈｅ ＩＩＣ ｂｕｓ ｃｏｎｔｒｏｌｌｅｒ ｃｏｒｅ ｄｅｓｉｇｎ ｉｓ ａｃｈｉｅｖｅｄ，ｓｏｍｅ ｈａｒｄｗａｒｅ ｄｅｓｃｒｉｐｔｉｏｎ ｓｔａｔｅｍｅｎｔ ｐｒｏｇｒａｍｓ ａｎｄ ｃｏｎｔｒｏｌｌｅｒ ｓｉｍｕｌａｔｉｏｎ ｒｅｓｕｌｔ ａｒｅ ｇｉｖｅｎ，ａｎｄ ｔｅｓｔ ｏｎ Ａｌｅｔｅｒａ’Ｓ Ｃｙ— ｃｌｏｎｅ ＩＩ ＥＰ２Ｃ３５Ｆ４８４Ｃ８ ｃｈｉｐ ｉＳ ｄｏｎｅ．Ｔｈｅ ｒｅｓｕｌｔｓ ｓｈｏｗ ｔｈａｔ ｔｈｅ ｃｏｎｔｒｏｌｌｅｒ ｃｏｒｅ ｍｅｅｔｓ ＩＩＣ ｆｕｎｃｔｉｏｎａｌ ａｎｄ ｔｉｍｉｎｇ ｒｅｑｕｉｒｅｍｅｎｔｓ，ｓｔａｂｌｅ ａｎｄ ｒｅｌｉａｂｌｅ． Ｋｅｙ ｗｏｒｄｓ： ｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ；ＶＨＤＩ ；ＩＩＣ；ｃｏｎｔｒｏｌｌｅｒ